 Thema: Viel-Erfolg-Fred |
|
|
Das kommt davon wenn man für's Leben lernt und nicht für die Klasur (?) 
|
|
| Thema: Viel-Erfolg-Fred |
|
|
Hm, bin ich etwa mal wieder der erste damit? Okay, also viel Erfolg an alle!
PS: Morgen schnellschreiben angesagt.
|
|
| Thema: P != NP |
|
|
Löl. Wenn der Beweis stimmt, kann er seine Rente 10 Jahre vorziehen. Aber irgendwie hab ich Zweifel... 
|
|
| Thema: Klausurvorbereitungsthread |
|
|
Er sagt nur klar, dass ich LRU (ohne Beeinflussung durch Zustandswechsel) benutzen darf. (edit: So interpretiere ich den zitierten Satz!)
Also werde ich das tun - ich berufe mich im Notfall da drauf. Wenn du dich in einer Einsicht auch drauf berufen willst, sag ein Kommilitone von dir hat mit David Kramer geschrieben - der wird das dann sicher noch wissen.
Mal ne Frage noch von mir an die Gemeinschaft:
Thema Verbindungsnetzwerke
Komplexität=Kosten steht in den Folien.
Gilt auch Kosten=Kosteneffektivität? Kosten und Kosteneffektivität hört sich halt schon verschieden an, scheint aber das selbe zu sein (ist zumindest so beim Hyperkubus)
| Zitat: |
Original von Stephan K
| Zitat: |
Original von emperor
erhöht |
Sehe da eine Erniedrigung, nicht von der Zykluszeit, sondern von der mittleren Zykluszeit, was zugegebenermaßen sehr ungeschickt formuliert ist. Dass eine Pipeline die echte Zykluszeit bzw. die Taktfrequenz beeinflusst, ist doch unrealistisch. Dass sie aber die mittlere Zykluszeit erniedrigt, ist eher wahrscheinlicher. 
|
Ist eigentlich nicht weiter diskutierenswert, da die Aufgabe ja falsch ist, aber wenn man eine Architektur mit Wartezyklen in eine ohne Wartezyklen umwandelt, kann es schon sein, dass man die Zykluszeit erhöhen muss. Wenn es alles Einzyklusbefehle wären, würde ich dir natürlich recht geben, dass Pipelining die Zykluszeit nicht erhöhen sollte.
|
|
| Thema: Klausurvorbereitungsthread |
|
|
Hatten wir glaub ich nicht behandelt, und die Regel, die wohl auf empirischen Beobachtungen beruht kann man sich ganz bestimmt nicht aus dem Hut zabuern.
| Zitat: |
Original von ChrisM
Wenn man sich die Musterlösung anschaut, stimmt das Ergebnis auch, aber ist die Aufgabe so nicht total falsch formuliert? Da steht, dass die Zykluszeit um 3ns gesenkt werden soll, was aber in meinen Augen Unsinn ist, da die Zykluszeit die Zeit ist, die ein Zyklus braucht (also 1/f, also 2ns) und nicht die Zeit, die ein gesamter Befehl braucht (hier 8ns, da 4 Zyklen pro Befehl).
Stimmt ihr mir da zu, oder gab es diese alternative Definition (Zykluszeit: Gesamtzeit für die Ausführung eines Befehls) irgendwo in der VL?
Viele Grüße
Christian |
Also ich hab das sofort als erhöht dann gesehen, weil gesenkt ja gar keinen Sinn macht. (-1 ns?
). Und so kommt man auf das selbe wie die - wenn man die Zeit für das Füllen der Pipeline mal unter den Tisch fallen lässt.
|
|
| Thema: Klausurvorbereitungsthread |
|
|
So nun zu Chris,
ich hab mich mal damit auseinander gesetzt.
Zwischen ÜB und VL gibt es deutliche Unterschiede: Beim einen wird es mit 3 Phasen betrachtet beim anderen mit 5 - sagt schon genug aus.
Ich hab hier erst eigentlich ein paar weitere Unterschiede geschrieben - aber ich finde die Behanldung in VL und Übung haben mehr Unterschiede als Gemeinsamkeiten.
Wenn man akzeptiert, dass sie komplett Unterschiedlich sind, kann man das ganze schon irgendwie nachvollziehen.
Der vollständige Ablauf am Ende der Aufgabe steht ist sogar eigentlich relativ einfach zu erstellen:
Man macht's ähnlich wie bei normalem Pipelining in TI, außer mit anderen Pipelinephasen und Unterscheidung von Arithmetisch-Logische Befehle und Load/Store Befehle. Dann mischt man noch dazu, dass man gleichzeitig zwei Befehle IF und ID machen kann und dass Befehle beliebig lange passiv verweilen dürfen, bis sie drankommen. Das wird dann noch mit einer Priese Forwarding und ein paar Busregeln kombiniert.
Aber die Abhängigkeiten, die durch die frühen Speicherzugriffe entstehen ist das Beispiel aus der Übung definitiv kein triviales.
| Zitat: |
| Auf dem Übungsblatt wurde diese ganze Logik total verlagert und wird meiner Ansicht nach vor der Zuordnungsstufe (DISPATCH) in der Dekodierungsstufe (ID) erledigt. Anders ist nicht zu erklären, warum das ADD.D nicht genau wie das LD.D im 3. Takt geissued wird (und zwar als Operand mit dem physischen Register, auf das das LD.D umbenannt wurde und dass das LD.D erst im 7. Takt schreiben wird), sondern in der ID-Stufe verharrt. |
In der VL waren die ersten Phasen ja zusammengefasst - anscheinend ist es nach der Übungs-Def nicht mehr Teil des Issue. Ggf werden die tatsächlich irgendwo geparkt mit der Verknüpfung - sie warten auf den Operanden, wenn er kommt wird dies als IS Phase dann bezeichnet. Aber wie gesagt ich sehe das grundverschieden...
|
|
| Thema: Klausurvorbereitungsthread |
|
|
Ich seh gar nicht das Problem. Es wurde in der ÜB nicht der LRU Zustand ersetzt, sondern lediglich der Status von 7/S auf 7/M geändert. Invalid = Leer. So stimmt es bisher immer bei den ÜBs und Klausuren und ich wüsste nicht wie und wieso der Speicher Invalid und Leer unterscheiden kann.
|
|
| Thema: Klausurvorbereitungsthread |
|
|
| Zitat: |
Original von ChrisM
| Zitat: |
Original von matze
Welche Cache-Zeile wird bzw. würdet ihr ersetzen, wenn ein invalider Zustand vorliegt. In den Musterlösungen ersetzen sie den Invaliden Zustand, aber in der Übung würde der "LRU"-Zustand ersetzt. Zur Verdeutlichung habe ich mal noch die Bilder erstellt^^. Jetzt die Frage, was ist "richtiger"? |
Ich denke, man muss den Invalid-Zustand ersetzen und falls es mehrere gibt, den mit der niedrigeren Blocknummer. |
Die Zeilen mit I sind quasi unbelegt und sollten deshalb wohl zuerst ersetzt werden. Wenn beide Invalide sind, ist es ja völlig egal - Cache wird ja in allen Fällen selben Inhalt haben, Reihenfolge wird wohl egal sein.
|
|
| Thema: Klausurvorbereitungsthread |
|
|
Tomasulo muss ich mir auch noch anschauen :/
Aber bzgl. LRU mit MESI hier die offizielle Antwort:
| Zitat: |
| Für die Klausur können sie auch davon ausgehen, dass der LRU-Zähler nicht von den MESI-Zustandswechseln beeinflusst werden. In Realität hängt es aber von der spezifischen Implementierung ab. |
|
|
| Thema: Klausurvorbereitungsthread |
|
|
| Zitat: |
Original von matze
also in der letzten "normalen" Vorlesung, also in der Vorlesung vor dem Gastvortrag, wurde auch nichts ausgeschlossen. |
Danke für die Info.
Ist doch gar nicht wenig Stoff.
Übrigens: Habe eine Mail an Herrn Kramer rausgeschickt bzgl. der Frage mit LRU bei MESI. Werde die Antwort posten wenn ich Sie erhalte.
|
|
| Thema: Klausurvorbereitungsthread |
|
|
@silvio
Ist im Hörsaal einschlafen ein neues Synonym für nicht anwesend sein oder bist du nur in Rechnerstrukturen gegangen weil du da besser schlafen kannst?
Hört sich ja an als hättest da jedes mal geschlafen
|
|
| Thema: Klausurvorbereitungsthread |
|
|
Noch'n Fehlerreport in den AKs:
WS08/6a
steht, dass lamda=1/MTBF wobei es 1/MTTF heißen muss
Bei der VHDL Aufgabe noch ein kleiner Fehler: die schreiben falling'edge, wobei falling_edge richtig ist.
|
|
| Thema: Klausurvorbereitungsthread |
|
|
| Zitat: |
Original von Stephan K
| Zitat: |
Original von emperor
wo der Unterschied zwischen rising_edge(clk) und clk'event and clk='1' ist |
Habe zwar keine Ahnung (lese VHDL erst seit heute), versuche es aber mal
:
- rising_edge(clk) and clk='1': Der Wechsel muss von '0' kommen
- clk'event and clk='1': Der Wechsel muss nicht von '0' kommen, könnte auch von 'U', 'X', 'Z' kommen.
|
Nich wirklich.
[*] rising_edge(clk) and clk='1': Es muss eine steigende Taktflanke erfolgen und danach 1 sein. Der Übergang kann von auch von H oder anderen Zwischenpegeln erfolgen.
[*] clk'event and clk='1': Es muss ein Wechsel erfolgen (Achtung! Simulationswerkzeuge können auch anderes als event sehen!) und nach dem Wechsel auf 1 sein.
D.h. es kann von H/U oder anderen Pegeln auf 1 gehen und es wird getriggert.
Aber eigentlich benutzt man oft rising_edge(clk) - ohne clk='1', was sogar darin resultiert, dass ein Schalten bei 0 auf L oder andere Zwischenstufen (nicht unbedingt 1) schon erfolgt.
Aber warum das alles Unwichtig ist:
Beides wird von normalen Synthesewerkzeugen gleich übersetzt, in etwas das bei steigender Taktflanke von 0 auf 1 arbeitet. Hardware arbeitet i.d.R. mit 'bit', andere Zustände von std_logic dienen zur Zeit meist nur der Simulation.
Und Stephan, ich hab doch gesagt das sprengt den Rahmen. Selbst im Multicoretechnologie-Praktikum hieß es, dass für unsere Zwecke beides gleich ist - dann wird es in einer Rechnerstrukturenklausur sicher nicht gefragt werden 
|
|
| Thema: Klausurvorbereitungsthread |
|
|
Chris schafft das. Eines schönen Tages als ich während des Semesters abends vom Praktikum kam, saß er gemütlich im ATIS und hat schon mal ReStru gelernt 
|
|
| Thema: Klausurvorbereitungsthread |
|
|
@Stephan
AK=Altklausur
GCD wird sicher nicht drankommen. Die Faustregel: was NIRGENDWO auf den Folien erklärt ist, kommt nicht dran ist eigentlich recht zuverlässig...
@DerTimo
Über EPIC ist nichts in den Folien, über VLIW ist etwas drin. Ich sehe also keinen Grund warum VLIW ausgeschlossen sein sollte...
|
|
| Thema: Klausurvorbereitungsthread |
|
|
Lol ja
Bei d.3 haben sie's auch vertauscht. P2 wird nachdem das Datum (von P1) zurückgeschreiben wurde mittels Retry zum Neuversuch aufgefordert - P1 hat ja schon den aktuellen Wert
Noch eine kuriosität aus einer AK:
WS07/1 sagt, der Technologiefaktor muss größer 0 (ok) und kleiner als 1 (!!!!) sein. Häh.
In den Folien steht:
| Zitat: |
| In 2006 ist ein guter Näherungswert für alpha= 4,0 |
Die nächste:
WS07/1 schreiben sie die Systemfunktion eines 1-aus-n Systems als Konjunktion. Das ist wohl der klare Fall für die Disjunktion.
Und nochmal:
WS07/6e geht mystischer Weise eine Zeile Status E obwohl sie geteilt wird
Und am Ende wird eine Zeile sehr sehr mystischer Weise nach ihrer Verdrängung neu geladen weil ein ANDERER Cache sie einlädt
|
|
| Thema: Klausurvorbereitungsthread |
|
|
Hab das Paper mal überfolgen. Interessant fand ich diesen Satz:
| Zitat: |
| The table is generally accessed using the low-order I bits of the branch address. However, depending on the implementation, the table may be accessed using the address of the instruction immediately prior to the branch under consideration. |
Das wäre genau das, was ich mir unter einer Branch History vorstelle.
Edit: Hab deinen Post nicht mehr vor meinem gelesen, werde deine Methode auch mal probieren und mich heut Abend oder morgen dransetzen das endgültig zu verstehen.
@Karle die beste Zusammenfassung sind meiner Ansicht nach die Übungsfolien
|
|
| Thema: Klausurvorbereitungsthread |
|
|
Gut. Den Rest richtig auszufüllen ist übrigens nicht trivial.
Hilfe gibt es hier
und das klappt auch für die Aufgabe...aber ob das Sinn macht ist die andere Frage - geht glaub ich nicht bei allen Aufgaben auf.
Wer den vollen Durchblick hat:
Schlumpf 2 freut sich über genaue Infos
|
|
| Thema: Klausurvorbereitungsthread |
|
|
Ja du Schlumpf - den wichtigen Satz lässt du aus!
| Zitat: |
| Füllen Sie untenstehende Tabelle für die oben ermittelten Sprung- ausgänge aus. |
Die Spalte Richtung ist einfach das von der Tabelle oben abgeschrieben - der erste Eintrag der HIstory war vorgegeben. Alle weiteren sind einfach der Sprung davor.
|
|
| Thema: Klausurvorbereitungsthread |
|
|
---disclaimer: dies beantwortet nicht Stephans Frage - also weiterhin auf seine Antworten----
Wollte hier anmerken:
WS06 ist wieder ein ähnlicher Fall mit LRU - ich glaub bald, dass die wohl im Ernst die 'least recently touched/changed/adjusted/stateOrValueChanged' Zeile beibehalten (was eigentlich keinen Sinn macht aber naja...)
|
|
| Thema: Klausurvorbereitungsthread |
|
|
Also ich hab einfach die Tutorials vom ISE durchgemacht und den Rest zusammengegooglet. Aber ich wette durch kreatives googlen (wie hört sich 'VHDL-Syntax' an? wird sich eine übersichtliche Quelle finden.
|
|
| Thema: Klausurvorbereitungsthread |
|
|
Dass das Quadrat da fehlt ist mir auch schon aufgefallen. Ansonsten geht es auch gar nicht auf, weil oben cm und unten cm² steht
Hab mal am Lehrstuhl von Prof. Karl ein Praktikum gemacht, für das man VHDL lernen musste. Dort lag überall das VHDL Cookbook rum - ich fand/finde es persönlich aber schlecht. Ich finde statt dem Gelaber es viel einfacher/besser mir einfach 1x Syntax und Bedeutung der wichtigen Konstrukte auswendig zu merken. Und dafür gibt es übersichtlichere Quellen als das Büchlein.
Gibt in VHDL noch vieles Tiefgründiges von denen man - zumindest für die Klausur - wohl wenig zu wissen hat.
Aber zu wissen, was std_logic kann und wofür man es braucht sollte man wohl schon. Aber z.B. zu wissen wo der Unterschied zwischen rising_edge(clk) und clk'event and clk='1' ist, sprengt wahrscheinlich schon den Rahmen.
|
|
| Thema: Klausurvorbereitungsthread |
|
|
Ähm nee ich weiß grad nicht was du meinst. ich stimme ihnen hier zu
Die 7 und die 3 sind beide zum Zeitpuntk deiner roten Schleife schon im Cache, wo soll hier eine Verdrängung stattfinden 
LRU ist ja eine Verdrängungsstrategie, ohne Verdrängung greift sie nicht
|
|
| Thema: Klausurvorbereitungsthread |
|
|
So mal einfach ne Altklausur gerechnet aber das fängt ja gut an: gleich ein vermeindlicher Fehler:
MESI mit LRU:
5te Zeile scheint mir falsch. Der Änderung des Eintrag S/6 auf Cache 2 ist zwar neuer, aber zuletzt benutzt wurde ja 10 durch "2 rd 10". Deshalb sollte die Cachezeile 6 aus Cache 2 verdrängt werden und die Zeile 10 beibehalten.
Oder ist das LRU bei MESI Zwangsläufig ein LRC (least recently changed
)?
|
|
|
|
